Digital Design (WS 2018)

Termin und Ort

Im WS 2018 wird die Vorlesung an folgenden Terminen und Orten abgehalten:

 

Mo   10.15 - 12.00 HS13
Fr    11.15 - 13.00 EI10

Für die Teilnahme an der Vorlesung ist keine Anmeldung erforderlich, wohl aber für die Vorlesungsprüfung.

An folgenden Terminen entfällt die Vorlesung: 29.10., 16.11.

Bitte abonnieren Sie die LVA im TISS, damit Sie für kurzfristige Mitteilungen erreichbar sind.

 

WEGEN ERKRANKUNG DES VORTRAGENDEN ENTFÄLLT DIE VORLESUNG AM 5.10.2018

 

Vorbesprechung

Die Vorbesprechung findet im Rahmen der ersten Vorlesung am 1. Oktober 2018 um 10:15 im HS13 statt


Vorlesungsinhalt

  1. Grundlagen
  2. ASIC-Fertigung
  3. CMOS-Logik
  4. Design-Flow
  5. Speichertechnologien
  6. ASIC-Zieltechnologien
  7. Temperatur & Verlustleistung
  8. Datenblatt-Angaben
  9. Synchrones Design & Metastabiliät
  10. Defekte
  11. Test
  12. Logikanalysator

 


 

Fragen, Vorschläge, Anregungen und Kritik zu Vorlesung und Übung richten Sie bitte per eMail an:  dide@ecs.tuwien.ac.at

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