Digital Design (WS 2017)

Termin und Ort

Im WS 2017 wird die Vorlesung an folgenden Terminen und Orten abgehalten:

 

Mo   10.15 - 12.00 HS13
Fr    11.15 - 13.00 EI10

Für die Teilnahme an der Vorlesung ist keine Anmeldung erforderlich, wohl aber für die Vorlesungsprüfung.

An folgenden Terminen entfällt die Vorlesung: 16.10., 20.10., 27.10., 24.11.

Bitte abonnieren Sie die LVA im TISS, damit Sie für kurzfristige Mitteilungen erreichbar sind.

 

Vorbesprechung

Die Vorbesprechung findet im Rahmen der ersten Vorlesung am 2. Oktober 2017 um 10:15 im HS13 statt


Vorlesungsinhalt

  1. Grundlagen
  2. ASIC-Fertigung
  3. CMOS-Logik
  4. Design-Flow
  5. Speichertechnologien
  6. ASIC-Zieltechnologien
  7. Temperatur & Verlustleistung
  8. Datenblatt-Angaben
  9. Synchrones Design & Metastabiliät
  10. Defekte
  11. Test
  12. Logikanalysator

 


 

Fragen, Vorschläge, Anregungen und Kritik zu Vorlesung und Übung richten Sie bitte per eMail an:  dide@ecs.tuwien.ac.at

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